Verilog

Verilog je jazyk na opis hardvéru, ktorý sa používa na návrh a modelovanie elektronických systémov. Široko sa používa pri návrhu digitálnych integrovaných obvodov. Verilog je relatívne jednoduchý jazyk, ktorý sa dá naučiť, a je vhodný pre návrhy, ktoré vyžadujú vysokú úroveň abstrakcie.