SystemVerilog

SystemVerilog est un langage de description de matériel et de programmation utilisé pour la conception et la vérification numériques. Il est basé sur le langage de description de matériel Verilog et l'étend avec une large gamme de nouvelles fonctionnalités pour la conception et la vérification de matériel. SystemVerilog est largement utilisé dans l'industrie des semi-conducteurs pour la vérification des conceptions numériques. SystemVerilog est un langage fortement typé avec un riche ensemble de types de données. Il supporte la programmation orientée objet et possède une large gamme de bibliothèques intégrées. SystemVerilog supporte également la génération aléatoire contrainte, la couverture fonctionnelle et les assertions. SystemVerilog est bien adapté aux tâches de conception et de vérification. C'est un langage populaire pour le développement de bancs d'essai et pour l'écriture de vérificateurs et de moniteurs. SystemVerilog est également utilisé pour le développement de micrologiciels et pour l'émulation matérielle. SystemVerilog a été normalisé par l'Accellera Systems Initiative en tant que norme IEEE 1800.