SystemVerilog

SystemVerilog es un lenguaje de programación y descripción de hardware utilizado para el diseño y la verificación digitales. Se basa en el lenguaje de descripción de hardware Verilog y lo amplía con una amplia gama de nuevas funciones para el diseño y la verificación de hardware. SystemVerilog se utiliza ampliamente en la industria de semiconductores para la verificación de diseños digitales. SystemVerilog es un lenguaje fuertemente tipado con un rico conjunto de tipos de datos. Admite la programación orientada a objetos y cuenta con una amplia gama de bibliotecas integradas. SystemVerilog también admite la generación aleatoria restringida, la cobertura funcional y las aserciones. SystemVerilog es adecuado tanto para tareas de diseño como de verificación. Es un lenguaje popular para el desarrollo de bancos de pruebas y para escribir comprobadores y monitores. SystemVerilog también se utiliza para desarrollar firmware y para la emulación de hardware. SystemVerilog ha sido estandarizado por la Iniciativa de Sistemas Accellera como norma IEEE 1800.