SystemVerilog

SystemVerilog je jazyk na opis hardvéru a programovanie, ktorý sa používa na digitálny návrh a overovanie. Je založený na jazyku na opis hardvéru Verilog a rozširuje ho o širokú škálu nových funkcií pre návrh a verifikáciu hardvéru. SystemVerilog sa široko používa v polovodičovom priemysle na overovanie digitálnych návrhov. SystemVerilog je silne typovaný jazyk s bohatou sadou dátových typov. Podporuje objektovo orientované programovanie a má širokú škálu zabudovaných knižníc. SystemVerilog podporuje aj obmedzené generovanie náhodných čísel, funkčné pokrytie a tvrdenia. SystemVerilog je vhodný na úlohy návrhu aj verifikácie. Je to obľúbený jazyk na vývoj testovacích programov a na písanie kontrolných programov a monitorov. SystemVerilog sa používa aj na vývoj firmvéru a na emuláciu hardvéru. SystemVerilog bol štandardizovaný iniciatívou Accellera Systems Initiative ako štandard IEEE 1800.