SystemVerilog

SystemVerilog je jazyk pro popis a programování hardwaru používaný pro digitální návrh a verifikaci. Je založen na jazyku pro popis hardwaru Verilog a rozšiřuje jej o celou řadu nových funkcí pro návrh a verifikaci hardwaru. SystemVerilog je široce používán v polovodičovém průmyslu pro verifikaci digitálních návrhů. SystemVerilog je silně typovaný jazyk s bohatou sadou datových typů. Podporuje objektově orientované programování a má širokou škálu vestavěných knihoven. SystemVerilog také podporuje omezené generování náhodných čísel, funkční pokrytí a aserce. SystemVerilog je vhodný pro návrhové i verifikační úlohy. Je to oblíbený jazyk pro vývoj testbenchů a pro psaní kontrolorů a monitorů. SystemVerilog se také používá pro vývoj firmwaru a pro emulaci hardwaru. Jazyk SystemVerilog byl standardizován iniciativou Accellera Systems Initiative jako standard IEEE 1800.